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构建数字通信技术理论与实践之间的桥梁

孤云出岫去留一无所系 朗镜悬空静躁两不相干 菜根谭.明.洪应明

 
 
 

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《数字通信同步技术的MATLAB与FPGA实现》-勘误表  

2014-09-05 22:53:13|  分类: 通信同步技术 |  标签: |举报 |字号 订阅

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        请广大读者将阅读本书过程中发现的问题,以邮件发给我(duyongcn@sina.cn),或直接通过评论声明,我将在这里整理发布。感谢广大读者的支持!祝大家学习愉快!            ——杜勇


第1章:
1)p3  因此,如果获取了单个码元的起止时刻,通过对位定时脉冲进行简单的移相处理,就可以获得最佳取样时刻。对于载波解调后的多比特基带信号来讲,正是通过对其进行微分、积分等处理,先将多比特数据流变换成单比特数据流,而后转换成仅需获取位定时脉冲的问题。本书第7章详细讨论了位同步技术的原理及FPGA实现方法。删除“因此,如果获取了单个码元的起止时刻,通过对位定时脉冲进行简单的移相处理,就可以获得最佳取样时刻。”

第3章:
1) P76: 图3-4(b)中,上面的电阻标志为R1,右下面的电阻标示为R2;
2) P77: 式3-22中,VCO增益系数由K改为K0;     (2015.1.1)

第4章:
1)p115: 式4-36后一段中:“因此环路滤波器的有效数据位数为鉴相乘法器输出的有效数据位数,为15“修改为
在后续HDL代码设计时,为提高运算精度,将IIR滤波器增益增加了1024倍,即输出位宽增加了10比特,因此,环路滤波器输出有效数据位宽为25比特”  
紧接下一段中''将fs,Tdds,Blp代入式(4-33)修改为 将fs,Tdds,Blp代入式(4-36)(2015.7.18)
此勘误由“蓝笛的魔咒”发现,在此表示感谢!
2)P110: 正确的计算方法:wn=8*0.707*10000(k)*(10^0)/(10^0.6)=14207 k rad/s
此勘误由“ktliao@outlook.com”发现,在此表示感谢!
3)P130:(2015.12.16)
尊敬的杜老师:
您好,我是一名刚走出校门的年轻工程师。您写的三本书的vhdl和verilog版我都买了,对我的工作帮助很大,在此深表谢意!
我在阅读《数字通信同步技术matlab与fpga实现(vhdl版)》时有个地方不理解,是不是印刷有问题,恳请老师看看。具体如下
1、 P130 第4段 式(4-35)是否应该是(4-38)
2、以上同一段“ 6.09375 kHz ” 是否应该是 “ 6.09375 MHz ” , 即原来 LoopFilter.vhd 里常量 starf = ox6180000 对应的频率为 6.09375 MHz ;
在实际工程应用时应该是 starf= 0x 6000000 , 也即 6 MHz
还有其他许多问题,以后还请老师不吝赐教,谢谢~

您好!您所指出的正是书中需要勘误的地方,我会在博客中声明(http://duyongcn.blog.163.com/blog/static/213954132201411198440622/),数字通信系列图书正是在读者的支持下不断完善的。
杜勇。
此勘误由censhon@163.com发现,在此表示感谢。
 

第5章:
1)P165:NCO模块的系统时钟为32 MHz,输出数据位宽为10比特,频率字位宽为32比特。(原为“31”)

2)P165:环路滤波器的实现需要手动编写VHDL代码,与平方环中的环路滤波器模块相比,只需将输入数据位宽及环路滤波器输出数据位宽由27比特修改为28将频率字位宽由32比特修改为31比特,其余参数保持不变即可。删除将频率字位宽由32比特修改为31比特”)

 3)P172判决反馈环顶层结构图如图5-20所示。该图是顶层文件(dfpll.vhd)用Synplify Pro综合后的RTL原理图。由图5-20中可以清楚地看出载波同步环由1NCO模块(u0),2个8*16bit的乘法器模块mult8_16u1u2),1个15*15bit的乘法器模块mult15_15u4),1个带通滤波器模块Bandpassu31个积分判决模块IntSamJudgeu3),1个环路滤波器模块LoopFilteru4),以及一个码同步模块CodeSyncu5)组成。删除1个带通滤波器模块Bandpassu3”)

 4)P175判决反馈环中的环路滤波器Verilog HDL程序与平方环及同相正交环十分相似,只需要将鉴相器输入数据PD的位宽改为23比特、环路滤波器输出数据df位宽修改为23比特即可。(原为“15”、“27”

5) P148:

       《数字通信同步技术的MATLAB与FPGA实现》-勘误表 - 杜勇 - 构建数字通信技术理论与实践之间的桥梁

 


第6章:

1)P225: “--环路滤波器输出信号,为解调输出数据 修改为 “--鉴频器输出数据

2) P223-224:删除 COMPONENT LoopFilter的模块声明语句

3) P141:此更正是liu_huan_xy@163.com 发现的,在此表示感谢!
杜老师
您好!
我买了您的Altera/Verilog版的数字滤波器、同步技术和调制解调的一套书,目前正在仔细拜读中。
在您的《数字通信同步技术的MATLAB与FPGA实现-Altera/Verilog版》书中,第 135 页的最后一段,即式(5-6)的上面,
原文是 “本地VCO(或NCO)的同相与正交支路乘法器输出分别为” ,
但式(5-6)说的是VCO/NCO的输出,而非乘法器的输出,
所以,这里是不是应该修改为 “本地VCO(或NCO)的同相与正交支路输出分别为” 比较好。

回复:您的理解是对的。谢谢!


第7章:

1)P238: “--单稳态触发器,检测到一个高电平脉中后,输出5个clk32周期的高电平  修改为 “ --单稳态触发器,检测到一个高电平脉后,输出4个clk32周期的高电平 

2)P248:删除“具体方法请参见4.4.2节的相关内容

3) P250:"u3:DifferPD"修改为“U3:PhaseDetect”
4) P262:"每两个连]续的bef_in(aft_in)输出一个pd_bef(pd_aft)",原为“pd_bef”
5)P233:杜老师您好:
         我详细的读了您的《数字通信同步技术的MATLAB与FPGA实现》,受益匪浅,在233页中发现错误:
 在图7-4下面第四行:因此在在一个码元的半个周期内,pd_aft关闭(clk_q为低电平)时,pd_befere必定打开(clk_i为高电平),反之亦然;
1,我感觉有印刷错误,句子中的pd_befere 应该是 pd_bef.
2, 这句话应该是 因此在在一个码元的半个周期内,pd_bef打开(clk_i为高电平)pd_aft必定关闭(clk_q为低电平),反之亦然;
此处勘误是994759015@qq.com发现的,在此表示感谢!

第8章:
1)P275:“1302 when speed_sel="001" ” 原为“000”
                   “2604 when speed_sel="010"    原为“001”
                   “5208 when speed_sel="011"   原为“010”
                   “10416 when speed_sel="100原为“011”
                    “20832 when speed_sel="101原为“100”
                  “41664 when speed_sel="110"  原为“101”
2)P277:“--检测接收时钟clk_rec的上升沿,产生接收允许信号CeRec  原为 “发送、clk_send、接收、CeSend
3)P299:“同步码的下一时钟周期进行该帧校核,并输出帧同步脉冲指示信号” 原为“并累计未同步的帧数FrameError”

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