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《数字滤波器的MATLAB与FPGA实现》-关于多级抽取滤波器系统时钟的问题  

2015-01-03 12:36:41|  分类: 数字滤波技术 |  标签: |举报 |字号 订阅

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unregistered
 unregistered@yeah.net    
     勇哥,
            最近在学习你写的《数字滤波器的MATLAB与FPGA实现》,有个问题想再请教一下,如果多级FIR抽取滤波器中,FIR IP核输入是用同一个时钟,还是各个FIR IP 核用对应的分频时钟?
           比如:
                      第1级2抽取 数据率为50M,时钟为50Mhz;
                      第2级5抽取 数据率为25M,时钟为25MHZ还是50Mhz?
                     第3级5抽取   数据滤波5M,时钟为5Mhz还是50Mhz?
                      ...
由于之前看过的资料上没有介绍,只在勇哥的程序和框图中见过,想请勇哥指导一下,或者推荐一点拓展资料。另祝勇哥节日快乐。


duyong
回复:
您好!首先感谢你对我编写图书的长期关注!
对于多级FIR抽取滤波器来讲,每一级的数据速率是不一样的,且根据抽取倍数逐级减小。对于FIR滤波器的FPGA实现来讲,采用FIR核来实现,IP核输入时钟可以用相同系统时钟(你所讲的50MHz),也可以用分频时钟(25MHz、5MHz)。根据FPGA实现的“面积与速度互换原则”,采用高倍率的系统时钟,可以节约成倍的乘法器资源。比如:第2级滤波器长度为16,取时钟频率与数据速率相同,则需要8个乘法器(假设滤波器具有对称结构),取时钟频率为数据速率的2倍,则只需要4个乘法器。
关于FIR各种实现结构(串行、并行、分布式、多相式)的论述在第四章中有讨论。关于速度与面积的互换原则是FPGA工程师必须掌握的内容之一。很多关于FPGA内容的书籍都会讲到。
祝新年快乐!

   unregistered@yeah.net  
   继续向你请教哈。
   1.DCM输出能够给出的时钟在MHz以上,看勇哥的书中有些时钟是分频时钟,以勇哥的工程经验,分频时钟如何做到稳定呢?
   2.抽取滤波器输出的数据率一般比较低,由于是跨时钟域问题,读取这些数据时是否需要加FIFO?
《数字滤波器的MATLAB与FPGA实现》-关于多级抽取滤波器系统时钟的问题 - 杜勇 - 构建数字通信技术理论与实践之间的桥梁
 
duyong
回复:
1)如果DCM能够输出工程所需频率的信号的话,当然采用DCM更好,因为其时钟更稳定,时钟信号在FPGA中有专用布线资源。
    如果所需的时钟频率低至DCM都无法达到的低频的话,在FPGA中根本就不需要什么专用布线资源了,芯片很容易就能满足时钟要求了。
2)由于数据率比较低,整个系统的时钟只要是由一个时钟源分频的,则各时钟信号之间就存固定的倍频关系,当然就不要需FIFO了。
3)另外,这张图画出不错!
祝愉快!

 


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<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

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