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时序约束时钟与电路工作时钟的关系  

2015-11-27 10:22:54|  分类: 调制解调技术 |  标签: |举报 |字号 订阅

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dreamjing@126
杜老师,您好!关于几个时钟的问题想请教您。在《数字调制解调技术的Matlab与FPGA实现的Verilog版》里,使用EP4CE15F17C8时系统时钟clk为32MHz,而在做时序约束和testbench测试时都将clk时钟设置为50MHz。请问,这是为什么?当在使用NCO核的时候,如果clk时钟为50MHz,那么其频率控制字就不是按照clk为32MHz的值了,烦请老师指点。非常感谢!

11-25 09:29 回复:

您好!

程序中,clk是系统的工作基准时钟,所有电路都是在clk的驱动下工作的。clk用50MHz约束,实现后能够通过,说明电路的工作频率可以比设计要求的32MHZ更高,性能更加稳定。

实际电路工作时,输入的时钟一定是设计之初就约定好的32MHZ时钟,电路自然能够按预定的要求工作了。

祝愉快!


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