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系统时钟与仿真时钟的关系  

2016-01-09 17:59:15|  分类: 数字滤波技术 |  标签: |举报 |字号 订阅

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liangjiajun_2014
杜老师,您好,我在拜读您的《数字滤波器的MATLAB和FPGA实现》Altera/Verilog版,在第6章的多级半带滤波器的实现时,关于采样率及FPGA系统时钟采用3.2KHZ但测试文件的时钟为什么用1.6MHZ不太明白,希望您能在百忙中解答我的疑惑,谢谢!


 
回复:

您好!由于电路系统采用的是同步时序设计。与就是说,系统中的电路均是在同一个时钟信号的驱动下工作的。测试文件采用1.6MHz仿真通过,说明系统可以工作在这个频率下。当然,你也可以将测试文件时钟修改成3.2Khz,系统同样可以正常工作。

测试文件中的时钟速率与系统采样时钟频率不一致,毕竟易引起误解,在再版时将会对其进行修正。

祝愉快!

 

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