注册 登录  
 加关注
   显示下一条  |  关闭
温馨提示!由于新浪微博认证机制调整,您的新浪微博帐号绑定已过期,请重新绑定!立即重新绑定新浪微博》  |  关闭

构建数字通信技术理论与实践之间的桥梁

孤云出岫去留一无所系 朗镜悬空静躁两不相干 菜根谭.明.洪应明

 
 
 

日志

 
 

【转载】PCB画图心得  

2016-12-31 09:48:34|  分类: 转载知识文章 |  标签: |举报 |字号 订阅

  下载LOFTER 我的照片书  |
本文转载自zhengwei_668《PCB画图心得》

1、滤波电容要尽量与芯片电源近,振荡器也是,在振荡器前端放电阻

2、改变电路板大小在Design的Board Shape里

3、放置元件,过孔,焊盘,覆铜,放文本等都可用快捷键P+L

4、画完后要规定禁止布线层即KeepOut-Layer层,P+L布线

5、覆铜(place polygon pour)之前要修改安全间距design rules(clearance  16mil左右)注意一般用Hatched,并且NET网络连接到地GND,选择pour all same net projects,还要去除死铜(remove dead copper)
补充:多层覆铜要注意电源层和地层,因为FPGA里面的走线只有6mil,所以覆铜的时候要把rule->clearance设置为6mil再覆铜,在其他层覆铜的时候最好rule->clearance弄大一点16mil左右,再把规则改回去,这时候Track 8mil,Grid 24mil

6、在顶层和底层覆铜时要注意Track 12mil,Grid 24mil

7、地线和电源线一般要很粗60-80mil,正常最小线宽10mil,FPGA一般6mil

8、排线操作用S+L,使用P+M布线,“<” “>”号调整间距,放导线用P+L,特别是在指定某一层比如禁止布线层的时候只能用这个

9、小键盘加减+,-号为各层之间切换用,Page Up放大,Page Down缩小

10、距离测量R+M,单位mil和毫米 mm切换用Q键

11、放置器件时:X左右对称,Y上下对称,SPACE为90度翻转,器件查看属性用Tab键

12、画封装图时,J+L为Jump to Location定位到某一点

13、定基点画封装在Preference的PCB中的Display中Origin  Maker

14、画PCB封装时可用队列粘贴P+S

15、导入PCB更新时要在原理图中UPdate,导入原理图更新要在PCB中UPdate,这个时候如果不改变原理图引脚顺序可以使用project->option->option中的change sch pins不勾选来做到,交互式布线中经常用到,但是需要注意:
有时候只更新一个器件就需要自己去找到要更新的网标和器件,不要全更新

16、加工时,一般加阻焊(表面为绿),丝印(显示器件标识),板厚一般1.5-2mm

17、画PCB封装图要在TOP OverLayers(黄色)

补充:
18、模拟电源和一般电源之间一般要加一个电感(10mH左右)消除信号的影响,加两个0.1uf的电容滤波

19、单片机的模拟参考输入端AREF要接电解电容滤波,而且要接模拟地,模拟地(AGND)与一般地(GND)之间加一个电阻,并且正负模拟参考输入端之间要加电容(0.1uf)滤波

20、自动标号用Tools--Annotate Schematics

21、画器件原理图的时候,善用器件排列规则来画图,比如输入引脚在左边,输出在右边,电源在上边,地在下边

22、画原理图库时,可以用分部分(part)来设计引脚特别多的芯片

23、低电平可以使字母头上显示一个横线来表示

24、先选择多个焊盘,按S加上component connection,再加上Multiple traces,选择器件,加上~键

25、在布置PCB时,必须先要设置规则(很重要),rule中要设置Via,Clearance等等

26.Shift+S 看单层所有布线,Ctrl+鼠标右键+拖动=放大或者缩小,多层布线非常有用。

27.当重复器件比较多时候,使用排列组合Align,选择要排列的元器件,快捷键shift+ctrl+H,水平均匀排列,shift+ctrl+V,垂直均匀排列,shift+ctrl+T,shift+ctrl+B

28、把元件放到底层:选中器件,按L

29、画PCB时候,出现器件或者过孔绿色时,使用design->rule中设置规则,可以先用规则检查查看是哪里出了问题
30、群操作:选中你要操作的所有器件,使用Shift+鼠标左键双击其中一个器件进行属性设置
31、需要把原理图或者PCB转换为pdf格式:File->Smart PDF->选择路径和设置就可以得到原理图pdf格式
32、在一个工程中的所有原理图中的网标都是相通的,如果要用总图和子图,选择Design->Creat Sheet Symbol From Sheet or HDL

补充:

1、添加信号层用Design->Layer Stack Manager选中top Layer然后add

2、扇出功能:FPGA多引脚可以Auto Route->Fanout->component然后选中你要扇出的器件,根据情况勾选

3、改变PCB引脚顺序后要反编译到原理图用Project->Project Option->options把其中的Changing Schematic Pins勾选项去掉,然后Design->Update Schmetics in xx.ProPCB

4、交互式布线:就是改变其中的引脚顺序需要注意:
       a、首先要配置可以交换的管脚Tools->pin/Part Swapping->configure选中你要交换的芯片比如FPGA,然后选择可以交换的IO管脚,不能选中时钟和一些配置管脚比如nCSO,nCE,ASDO,DATA0等等,这些都不能交换,Show Assign IO pin Only,然后将他们选中后增加到一个组比如Type组。

       b、Pin Swap勾选上这样才允许交换引脚

c、Tools->Pin/Part Swapping->Interactive Pin/Net swaping(快捷键TWI)

5、布多层板注意:
       a、FPGA内部线宽6mil(这个要根据FPGA中引脚之间的最小间距来看!),通孔大小外圆20mil,内圆8mil,电源类通孔外圆50内圆20

b、等长线:对时钟同步严格要求的需要布等长线,查看PCB,view->Workspace Panels->PCB->PCB,将要布的网络分成一组便于观察线长(双击All Net添加一组网络),Tools->Interactive Lenth Tuning(快捷键TR),选择网络中一根线后Tab可以设置增加网络,然后找到网络中最长的线进行等长布线,通过这个布线 ,之前要先连接好线,给出足够空间
c、差分线:对DVI类接口需要布差分线,view->Workspace Panels->PCB->PCB然后选择Differential Pairs Editor,新建你要布的差分线,也可以先在原理图中标注,然后用Tools->Interactive Diff Pair Lenth Tuning(快捷键TI),选中一根线后按Tab进行你要布得最长的线为标准进行布线

d、按S+N可以选择整条网络,有利于删除

e、使器件固定,双击后选择locked

补充2:
1、必须要说的东西,板子最后的检查非常重要,特别unrouted 检查,板子焊接之前的电源和地检查也是,不要酿成大错。。。
2、在PCB中按L直接可以编辑各层的显示和隐藏
3、尽量十字叉交错布线,减小信号干扰
  评论这张
 
阅读(12)| 评论(0)
推荐 转载

历史上的今天

在LOFTER的更多文章

评论

<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

页脚

网易公司版权所有 ©1997-2017

 t c06"> 作为ima fc08" ta="iv "hta="iv isit=" {if !!rc= d /lis wl ation/rs n { ss萍鋈罩--> { c0ow"/widget.wumii.com/ext/relatedIow" cw ow.N的謠tm:{'z> 'llo> ' friendstatus: ---- --- iv-mon/portrait/fdiv/ft &/';atio{fn1(x.vit60gco' iv-mon/fdiv60()" ';atio{fn1(x.vit140co' iv-mon/fdiv140()" ';atio{fn1(x.vit = {fn1(x.vif140;atio{fn1(x.viadf140co' iv-mon/admi/博div140()" ';atio{fn1(x.viept.co' iv-mon/" tty()" ';atio{fn1(x.viguzta_proflt:_addco' iv-mon/guzta_proflt:_add.gif';atio{fn1(x.vipOFTto_dassmgco' --]ation,cf:0ation,c pv ation ,cs:0ation,ct:{'nav':['/ul>',lt-11',l相册',l音乐',l收藏',l博友',l关于我',llterna'],'enabled':[ove,6],'scape}-
ation <,getto/a> {v:'iv> H {v:'iv>       &nl h100">  &nl ation _adds_nacc= ';nete/diT衩队();atiolass="pr Im /widgetow"w ow. x.viout(fun=qbbl(){atio(fun=qbbl(i,s,o,g,r,a,m){i['GoorefAetTindBsObje=q']=r;i[r]=i[r]||fun=qbbl(){atio(i[r].q=i[r].q||[])> sh(om/u )},i[r].l=1* mglf.n;a=s.c claeEztag">(o) fm=s.sBy" {v(o)[0];a.async=1;a.dFWFg;m.pclantN自.in tBe e(a,m)atio})(w ow,docu ,'00">&n',l//>下詋Viref-getTindBssiv-/getTindBssjs',lga');atatioga('c clae', 'UA-692049n>d1', '0 fo');atioga('sdif', 'p&nb atatath00">&nef="httjst-/javt00">&nl ation w ow. x.viout(fun=qbbl(){atimeJ.3" tS19"p/(' &nbatatath00">&now"w ow. x.viout(fun=qbbl(){atio r//ww"p/gcodocu .c claeEztag">('00">&n');at regclas s/js//文誣aswlf_V3_1zjs';atio odocu .body.p:/difChild(/ww"p/);at &nb ation /widget.f="httjst-/javt00">&nltemsWi p