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Xilinx FPGA的时钟资源-3  

2016-03-02 22:30:13|  分类: 转载知识文章 |  标签: |举报 |字号 订阅

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Xilinx FPGA的时钟资源(3)



随着高速互联应用增多,FPGA的高速接口提供了很多互联接口,如DP、SRIO、PCI-E等。这些协议实现的基础都是FPGA底层的高速硬核,GTP、GTX、GTH等。本小结关注一下xilinx为高速IO提供的时钟资源有哪些。

提到高速IO的时钟,我们首先看一下参考时钟,大家都知道参考时钟的抖动指标对HSIO的可靠性影响很大,请看一下手册对时钟的要求:

GTX的时钟结构,xilinx FPGA每个Q都包含4对收发器;每个Q共用一个QPLL,每两对收发器都包含一个CPLL。这里需要注意,如果是Aritx 7 ,则没有Qpll。7系列的参考时钟引入还是比较灵活的,好处在于可以使得收发工作在不同的线速率。

在时钟拓扑结构上,Qpll是LC tank,而Cpll是ring;所以尽量使用Qpll,图3是对比:

Vivado中时钟频率选择:


参考时钟可以选择不同频率;
可以使用不同的锁相环;
可以独立的开启 or 关闭 RX TX;
可以选择连接不同的参考时钟管脚;

关于理解HSIO的时钟域,下图比较清晰的给出了TX端;


参考时钟的从管脚引入;
TXOUTCLK :这是比较重要的时钟,用于驱动FPGA的逻辑,读取data到高速模块中;
PMA有独立的时钟域,这里根据用户是否使用TX buffer时钟选择不同;
参考时钟源的mux,可以选择上下Q的参考时钟,根据应用不同;

另外很多工程师发现还有个DRP时钟,这个时钟主要用于在线配置更改属性的;

举例:GTX可以工作在不同线速率,用户可能需要通过更改内部属性来实现,这就需要DRP时钟了。

所以在手册最后面会看到DRP对应的地址,位宽,值等;

下一节,关注讨论一下DDR 控制器中使用的使用资源;

文章来源: FPGA那点事儿微信公众号

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