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日志

 
 

QAM时钟频率与testbench频率关系  

2016-05-21 13:42:39|  分类: 调制解调技术 |  标签: |举报 |字号 订阅

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杜老师:
       您好!我是一名通信专业的学生,入手了您编写的几本教材当做参考资料,我从中受益匪浅,十分感谢您可以为FPGA学习者提供如此有价值的资料。
       然而学生现在发遇到一些问题,困惑了好多天百思不得其解。如下:
       ①您在书中给出的源文件中,我发现多处地方testbench文件中设置的时钟频率与工程中的FPGA系统时钟频率不一致。例如,在16QAM解调章节的内容中,工程文件中的系统时钟为8MHz,但是testbench中的时钟周期却设为20ns,即50M。
           学生困惑这样时钟不匹配是否对解调会有影响?
           还是在高的时钟下可以成功,自然也会在第的时钟下成功,而提高时钟频率是为了使得modelsim仿真速度加快
       ②参考了您的16QAM解调的极性判决以及DD 算法之后,我修改了部分程序内容想实现8PSK解调。但是发现:
          使用同样的matlab生成的已调数据的txt文件当作输入数据(符号速率1Mbps,采样率8MHz,载波2MHz),而testbench中两次分别设置时钟周期为20ns(50MHz)和125ns(8MHz),会出现不同的结果。NCO的频偏1kHz
           (a)使用20ns,观察两路解调输出的星座图,发现可以同步。
         (b) 使用125ns,观察两路解调输出的星座图,发现捕获前的星座图,并没有出现一个圆圈状,而是非常杂散的图样; 经过好两万万个数据后,星座图为,依然十分杂散。两次仿真不同之处只在于测试文件的时钟频率,结果却天壤之别。而学生认为,时钟周期本应该设置125ns更合理,这个结果是为什么呢?
    
     杜老师,现在对以上问题我十分困惑,又苦于无人解答。希望您在百忙之中,能为学生答疑解惑,感谢!
     再次感谢您的著作,祝好! 


回复:
  1)testbench文件中设置的时钟频率与工程中的FPGA系统时钟频率不一致的问题。FPGA电路,或其他硬件电路,只要是采用同步时钟设计,即系统电路中所有电路部件都是基于同一个系统时的同上步下工作的,testbench时钟与设计中的FPGA时钟是否一致,就不会影响仿真的正确性。比如,FPGA系统时钟为100Mhz,电路中据此设计了一个产生5MHz的正弦波。仿真时,TESTBENCH中时钟频率设计为10Mhz,电路中就产生500Khz的正弦波。实际电路板中,给FPGA提供的晶振频率是100MHz,电路板自然会产生5mhz的信号。理解同步时序电路的工作原理,此问题自然就可以理解了。我在写作过程中,没有细致关注testbench与FPGA系统时钟的关系,在改版中会加在修正,以免引起不必要的理解难度。
   2)理解了第一个问题,第二个问题也就同样理解了。如果testbench中设置20ns(50MHz)和125ns(8MHz)时的仿真结果不一致,只有一种可能:FPGA电路中有一些电路部件没有采用与系统统时钟信号不一致的时钟信号,或一些参数不以系统时钟参数为基准进行了设计。请你仔细分析一下,相信能够找到原因。

祝愉快!

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<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

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