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环路滤波器增益计算时TDDS运算延时参数  

2016-05-08 20:06:54|  分类: 通信同步技术 |  标签: |举报 |字号 订阅

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杜老师你好,我最近在学习你编写的数字通信同步技术的MATLAB与FPGA实现的书,其中有一点没有看懂希望你能解答。
就是所锁相环中就环路增益的K,其中在取NCO的频率字更新周期Tdd时,你每次取的都是8/f,你说至少要大于环路的总延时,但是在DPSK中的同相正交环中的低通滤波器你用的是FIR滤波器,它自己延时的时间就是N/2了,这明显大于8啊,本人不是很明白,希望杜老师能给予解答。(是不是正常情况下,Tdd取8/f就可以了?)
谢谢!!!

回复:
您好,这个延时的取值比较灵活,一般可取小于环路运算延时周期数即可,但稍大些也可以正常收敛,只是收敛时间会有所变化。关于这个问题,我在新书《数字锁相环技术原理及FPGA实现》(http://duyongcn.blog.163.com/blog/static/213954132201411198440622/)中会专门详细讨论。
祝愉快!

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