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锁相环环路滤波器处理周期等相关问题  

2016-08-11 19:54:07|  分类: 通信同步技术 |  标签: |举报 |字号 订阅

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zhouchangzc@126.com>
杜老师,您好,我是在读研究生,想用FPGA实现科斯塔斯环,看了您的《数字通信同步技术的matlab与FPGA实现 Alteral Verilog版》,看了后有几个问题,特向您请教:
1:您的系统好像不是针对扩频系统的,我做的是直扩系统,应用在您的系统中有什么不一样,我看过一些文章,直扩的低通滤波是由相关解扩实现,就是两路直接多一个pn码长度的样点相关,出来个两个相关值,进行鉴相,而您这里是通过低通滤波器,低通滤波器进行多少个数出来多少个数,跟前面情况就不一样,这样就会对每个滤波后的样点进行鉴相,是通过低通滤波器后还要做相关吗?;
2.您的环路滤波器,为什么要加个周期为8的计数器,并在count=5和coun=7的时候进行操作?((p.118~p.119))
3.为什么您的环路滤波器的输出可以直接输到nco ip核当做fre_mod_i(p162~p163)
4.从您的仿真结果看,(p.164,图 5-17 图 5-18),为什么nco输出和载波输入都不是正弦余弦波,而是如此的不平整?
5.有关锁相环的原理问题,锁相环不是跟踪相位差变化的吗?如果两者没有频率差,只有一个固定的初相差,那样这样不是没有相位差变化了吗?我的理解是锁相环能使
频率差相处,存在一个固定的相位差,是这样吗?

杜老师,这是我的问题,有点多,可能也有些幼稚,请您百忙之中给予解答,万分感谢!!!!

回复:
1.请查看我编著的《数字调制解调技术的MATLAB与FPGA实现》一书,书中有专门讲直扩解调的章节。
2.为8个周期,是为了设置NCO频率字更新周期,关于更新周期的选择,一般要求小于环路处理延时。其详细的分析说明,可参见今年出版的《数字锁相环技术原理及FPGA实现》。
3.这个,请查看nco_ip的数据手册即可知。
4.这是由于正余弦波的采样频率不够高,因此看起来不够平滑。根据数字信号处理原理,采样频率只要高于信号最高频率2倍即可。如果你要获得平滑的正余弦波,你可以通过插值处理,具体可参见《数字滤波器的maytlab与fpga实现》
5.这个问题,请参见《数字锁相环技术原理及FPGA实现》,有更为详细的解释。
祝愉快!
杜勇 2016.8.10
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