注册 登录  
 加关注
   显示下一条  |  关闭
温馨提示!由于新浪微博认证机制调整,您的新浪微博帐号绑定已过期,请重新绑定!立即重新绑定新浪微博》  |  关闭

构建数字通信技术理论与实践之间的桥梁

孤云出岫去留一无所系 朗镜悬空静躁两不相干 菜根谭.明.洪应明

 
 
 

日志

 
 

clock_dedicated_route相关问题  

2017-05-09 19:25:45|  分类: 学习笔记 |  标签: |举报 |字号 订阅

  下载LOFTER 我的照片书  |

clock_dedicated_route相关问题

 (2015-12-25 16:49:54)
转自:http://duyongcn.blog.163.com/getBlog.do?fromString=topbar
ISE里clock_dedicated_route是什么意思?  
有两种情况, 
1,就是有一个时钟你没有放到全局始终或者局部始终的引脚,布局的时候不能把它当作时钟分配资源。 
2,就是你想在IO上输出一个时钟,但是你没有采用正确的方法,如在Spartan6里面你必须用ODDR寄存器输出,而不能直接时钟赋到一个直接连接到IO的信号。  总之就是你用的信号或者你的方法不符合默认的时钟资源的使用规则。

关于xilinx的时钟架构设计,是有一些标准规则的。比如,时钟输入得由全局时钟管脚,时钟网络得由bufg驱动,时钟buf的位置与时钟源相关。。。当然,违反这些规则并不代表着不能在fpga里实现,而是会有一定条件下的性能损失。 当设计遇到一些特殊需求时候,往往会与这些规则相冲突。比如,时钟输入个数多于时钟输入管脚个数时候就避免不了有时钟会由普通io输入;某些小扇出的门控时钟就不需要额外占用bufg,等等。 而这个约束就是告诉实现工具,哪些时钟资源是必须符合这些规则的,违反了就要报错,而哪些是可以忽略这些规则的。

net (写端口名) CLOCK_DEDICATED_ROUTE=FALSE
就可以,那是因为时钟输入管脚不符合常规要求。建议改硬件设计。在console报告里其实已经有说到怎么写。
复制粘贴到ucf就可以


http://zhidao.baidu.com/question/487986992768048972.html?loc_ans=1654572631
xilinx FPGA xc4vlx25全局时钟约束报错误
如题,XC4VLX25的C10是一个GCLK VREF口,被我用作40M时钟输入,后面接IP核生成的DCM输出200M主时钟,开始的时候报错 C10 not a optimal clock, clock_dedicated_route = false;如果我没有看错的话,它布线的时候C10没有作为全局时钟;后添加一约束clock_dedicated_route = true;  implement没再报错,但是真的不明白其中道理,难道这种复用管脚是需要额外设置的么?而且虽然布线成功了但是心里对这个40M时钟的质量没有底气!求高手相助啊!

 #行家成长训练营,闯关拿奖欢乐多!# 提问者采纳
C10输入到dcm,中间是要加一个ibufg的时钟缓冲的,加了没?
vertex4跑40m很轻松了,就算200m,设计得当是很轻松的事
追问:
有IbUFG的,C10是全局时钟和VREF复用管脚,我试过把这个管教换成b13(一个单纯的GCLK),问题就解决了,所以应该是c10的使用问题了,它确实是一个菱形的GCLK管脚;为嘛加那个约束就可以OK了呢?硬件已经都定型了 只差我的代码了,所以很急
追答:
我特意看了下文档:
Do not connect a single-ended clock to the N-side of the differential clock pair of pins, for example,
IO_L3N_GC_3.

你用的管脚是不是这样命名的,IO_L4N_GC_VREF
带n的,单端输入不可使用吧,你再仔细看下文档吧
# Location Constraints
PIN "inst_clkgen/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;
PIN "inst_clkgen/clkout2_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;

在S6里符合它规则的IO时钟输出应该这样做,你例话原语ODDR寄存器,在ISE工具烂有个小灯泡的标志,那就是所有能例化的集合, ODDR有两个相反的时钟输入,C0,C1,你自己产生一组同频反向的时钟连接到两个断口上,还有2个输出断口D0,D1和C0,C1是对应的,你一个写1‘b1 , 1’b0 , CE置高, RST置低。 值得注意的是如果你对时钟输出的抖动要求不高,可以直接用取反的方法或者一队反向时钟,如果你的应用是高频,建议你用PLL长生, 还有S6里对外部的时钟一般采用IBUG + BUFG 的方式变成全局时钟,之外还有BUFIO, BUFMUX等也有IBUG的功能地位。就算你经过了PLL或者DCM之后依然建议把时钟放到BUFG上,这样全局时钟到达每一个SLICE的延迟是一样的。


UG472
Single-ended clock inputs must be assigned to the P (master) side of the clock-capable
input pin pair.
If a single-ended clock is connected to the P-side of a differential clock pin pair, the N-side
cannot be used as another single-ended clock pin—it can only be used as a user I/O. For
pin naming conventions, refer to UG475, 7 Series FPGA Packaging and Pinout Specification.
  评论这张
 
阅读(8)| 评论(0)
推荐 转载

历史上的今天

在LOFTER的更多文章

评论

<#--最新日志,群博日志--> <#--推荐日志--> <#--引用记录--> <#--博主推荐--> <#--随机阅读--> <#--首页推荐--> <#--历史上的今天--> <#--被推荐日志--> <#--上一篇,下一篇--> <#-- 热度 --> <#-- 网易新闻广告 --> <#--右边模块结构--> <#--评论模块结构--> <#--引用模块结构--> <#--博主发起的投票-->
 
 
 
 
 
 
 
 
 
 
 
 
 
 

页脚

网易公司版权所有 ©1997-2017