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构建数字通信技术理论与实践之间的桥梁

孤云出岫去留一无所系 朗镜悬空静躁两不相干 菜根谭.明.洪应明

 
 
 

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一周问题回复:20170605~20170709  

2017-07-10 19:30:28|  分类: 周问题回复 |  标签: |举报 |字号 订阅

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杜老师
您好!
我买了您的Altera/Verilog版的同步技术和调制解调书,目前正在仔细研究2ASK调制解调的FPGA实现,但是有几个问题不明白,想请教您,请您指导。
(1)在您的《数字调制解调的MATLAB与FPGA实现-Altera/Verilog版》书中,第173页ASK解调系统的FPGA实现及仿真的测试代码中,设置clk_period为20,之后除2得到clk的半周期,在除4得到clk32的半周期·,按照您160页所讲内容,检测时钟频率为4倍采样时钟频率,所以ModelSin仿真出来的波形clk和clk32周期应该是4倍的关系,但是按照这个测试代码仿真出来clk和clk32周期是5倍的关系,我检查了一下代码,个人认为应该是20/2/4=2.5,但程序自动进行了取整操作,所以clk的周期变成了clk32的5倍,如果把clk_period改为40,就不会出现5倍的关系了。请问一下杜老师我的这个问题是否正确,这个4倍或者5倍对于信号的传输有什么影响,需要修改其他地方吗?
(2)在您的《数字调制解调的MATLAB与FPGA实现-Altera/Verilog版》书中,第176页图5-29中,2ASK解调系统的ModelSim仿真图中,从第一个完整调制信号开始看,din转换为二进制输入应该是(两个正弦周期为一个码字,与之前的ASK调制对应):11010101101001111(中间一段),在译码时,包络和输出码字看起来波形是正确的,但是如果一位一位读出来,与输入对应,是111010010111010011111,多传了码字并且产生了误码(误码率相当大),请问一下这个是正常现象吗?为什么会造成这种现象,有没有办法克服,毕竟,通信的可靠性很重要。
        (3)还是在(2)的基础上想问一下您,这个同步出来的时钟,占空比很不均匀,一大一小,这个是正确的现象吗?这样会影响最后的判决吗?能克服吗?
        (4)还是这套代码,如果要将代码烧进板子里,请问老师,这个clk和clk32要怎么处理?只是仿真的话,可以人为设置倍数关系,产生两个时钟信号,但是一个板子只有一个时钟,我个人的想法是以板子时钟接clk32,做4分频实现clk,请问这样可行吗?或者老师有什么好的指导意见,希望得到您的教导。
       (5)想是想请教您一个fpga的基本问题,因为我才刚刚接触fpga,有很多不太了解的地方。就是数据速率在哪里体现,您书里说符号速率为1M,FPGA系统时钟频率为8M,但是在测试代码里面,又设置是时钟信号周期为50M,所以想请教您实际的信号速率是哪一个?如果下板子的话,数据速率又在哪里体现或者说怎么计算。
       (6)最后想请问您这个ask的数据速率最该能达到多少?
感谢您百忙之中抽出时间帮我答疑解惑,非常希望得到您的教导!希望早日收到的您的回复!
祝您身体健康,工作顺利!
                                                                                      您的忠实读者
                                                                                      2017年7月5日
回复:
  (1)你的理解是正确的,仿真测试代码中对时钟的设计与期望值出现了不一致情况。目前正在对该书的ISE/VHDL进行改版,我会进行更正。如你所述,仿真时设置为整数倍关系,就没有仿真问题了,其它地方不需要修改。
  (2)这个问题也是由于第一个问题引起的。
  (3)位同步时钟的占空比不均匀,是由于位同步时钟频率(相位)在动态进行调整的结果,正常的。由于(1)的原因,只是这个动态调整幅度过大了些,已产生了误码。
  (4)你的想法是可行的。
  (5)以于FPGA设计来讲,大多采用同步时序电路,所有电路均在统一的系统时钟节拍下工作,对于数字信号来讲,仅是一个数字序列而已。数据速率与系统时钟与是相关联的。因此,如果系统时钟是32,数据速率就是1,如果系统时钟是64,数据速率就是2,这个32倍的关系是固定的。
       (6)最高速率可以通过时序约束后,查看时序报告,更直接的方法是下载到板子进行测试。
祝愉快!
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杜老师:
您好!我尝试调用fir complier的ip核仿真时候出现了如下问题:"library auk_dspip_lib not found, Unknown identifier "auk_dspip_lib, VHDL Compiler exiting."怎么解决了?quartus13.1 ,modelsim altera 10.1d.

回复:
这个大概是Modelsim没有破解完整,ModelSim没有编译仿真库的原因。建议重新在论坛下载软件,或采用Altera本身配套的不需编译库文件的ModelSim版本。可在网上搜索,有大量类似软件及帖子。
祝愉快!
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