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构建数字通信技术理论与实践之间的桥梁

孤云出岫去留一无所系 朗镜悬空静躁两不相干 菜根谭.明.洪应明

 
 
 

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周问题回复:20171023~20171029  

2017-10-29 22:11:03|  分类: 周问题回复 |  标签: |举报 |字号 订阅

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1907804863@qq.com
老师,研读了您写的数字滤波verilog版本的书,在第七章7.4节均衡器数据截位有几个问题不明白  
1.滤波输出为什么得用到35位,按照你前面说的33位应该就够了!
2.后面程序的误差输出为什么用到21位,那应该是权值的位数啊!
3.您程序写的应该是对应的误差的符号lms算法吧?
最近你的博客登不上了,能邮件回我吗?急用!

A:
1.滤波输出35位,只是为了使运算过程中中也不出现溢出。程序中,运算结果取的31:16,因此实际上仅取了32位有效位。
2.算法存是一个闭环,有效位比较繁琐。请先阅读第3章中相关内容。同时在理解该算法时,注意把握一点去理解截位方法:即加减法运算时,小数点位要对齐;乘法运算时,运算结果的整数位宽是两个乘数整数位宽之和。
3.这个算法的实现,请与书中介绍的LMS算法原理对照一下即可理解。
4.无论如何,首先要理解原理,再用VHDL这个工具去实现。
5.博客已解封,您应该可以看到这篇日志了。
祝愉快!
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